Desafíos y oportunidades de Cryo-CMOS para computación cuántica, Alberto Gómez Saiz

Resumen

El reto de escalar los ordenadores cuánticos hasta alcanzar una escala de utilidad ha motivado el estudio de la electrónica criogénica profunda (por debajo de 10 K) como una tecnología clave habilitadora. La tecnología CMOS, el pilar de los circuitos integrados modernos, también ofrece un rendimiento excelente en este régimen de temperaturas. En la primera parte de esta presentación, analizamos los cambios de parámetros en los MOSFETs de nodos avanzados a temperaturas criogénicas profundas y describimos los comportamientos no ideales que los diseñadores deben tener en cuenta. A medida que los efectos cuánticos se manifiestan con fuerza alrededor de ~4 K, resulta posible realizar dispositivos fundamentalmente novedosos. En la segunda parte de esta presentación, introducimos dispositivos basados en principios cuánticos realizados con tecnología CMOS, como interruptores superconductores, inductores superconductores y varactores de puntos cuánticos. A continuación, presentamos una metodología para modelar estos dispositivos y debatimos cómo aprovecharlos para impulsar el rendimiento de los circuitos analógicos. En la tercera y última parte de la presentación, mostramos un ejemplo práctico de los requisitos de la interfaz electrónica necesaria para operar un ordenador cuántico. Analizamos en detalle el caso de un ordenador cuántico de espines de silicio. Presentamos una arquitectura escalable de múltiples módulos, en la que todos los componentes de los circuitos integrados han sido fabricados con tecnología FDSOI de 22 nm. Comunicamos los resultados de mediciones criogénicas de varios CI clave de la arquitectura: un conmutador SP8T de 0-2 GHz, un LNA de 0,7 GHz con una temperatura de ruido de 4,2 K, y un modulador Hartley IQ de 6-12 GHz. En conjunto, los resultados presentados subrayan el potencial del crio-CMOS como un habilitador clave para realizar ordenadores cuánticos a gran escala.

Ponente

Alberto Gómez Saiz posee un Máster en Diseño de Circuitos Integrados por el Imperial College de Londres (2013) y un Máster en Tecnologías Cuánticas por la University College de Londres (2022). Desde 2024, cursa un doctorado industrial en el Imperial College de Londres y Quantum Motion, con una beca (industrial fellowship) de la Comisión Real de la Exposición de 1851. Cuenta con más de 12 años de experiencia industrial en el campo del diseño de circuitos integrados de radiofrecuencia (RF), habiendo participado en los desarrollos tanto del primer sistema en chip (SoC) comercial NFC+Bluetooth en CSR como del primer SoC comercial de NB-IoT en Huawei. Sus intereses de investigación se centran en el diseño de circuitos crio-CMOS para el control de procesadores cuánticos y la exploración de circuitos integrados de RF híbridos cuántico-clásicos.

Organiza

Cátedra Chip UPM-Indra