Ir al contenido
Laboratorio de Sistemas Integrados (LSI)

NEUROSPACEWARE (PID2022-141391OB)

Tecnologías y plataformas emergentes para computación neuromórfica en espacio (NeuroSpaceWare)

Resumen

El hardware neuromórfico, que implementa la tercera generación de redes neuronales, las redes de impulsos (spiking), está llamado a revolucionar la computación inspirada en el cerebro por su bajo consumo de energía y su alta tolerancia a fallos. Estas dos características son muy prometedoras para el sector espacial. Sin embargo, el desarrollo actual de la técnica está aún lejos de su potencial y hay margen de mejora tanto en eficiencia energética como a nivel algorítmico. Una de las soluciones más prometedoras es el uso de tecnologías emergentes por sus características: resistencia multinivel, agrupación en crossbars, fusión de funcionalidades de memoria y cómputo aritmético. No obstante, estas tecnologías siguen siendo inmaduras y existen varios retos abiertos que deben abordarse. Otra vía hacia el potencial esperado reside en la exploración de nuevas arquitecturas digitales que aprovechen el paralelismo extremo de la computación neuromórfica. En este sentido, las FPGA también se presentan como plataformas muy prometedoras.

NEUROSPACEWARE se centra en generar conocimiento para nuevas soluciones de hardware neuromórfico, desde el nivel de dispositivo hasta el arquitectónico, bajo las estrictas restricciones de las aplicaciones espaciales. En concreto, el proyecto busca establecer nuevos paradigmas y topologías de circuitos que empleen tanto tecnologías emergentes como FPGA (field programmable gate arrays) en modelos neuronales y sinápticos, topologías de red y codificación de información neuronal, teniendo en cuenta las restricciones de fiabilidad y presupuesto de potencia impuestas por las misiones espaciales.

Investigadores

Equipo UPM

  • María Luisa López-Vallejo (Investigador principal)
  • Pablo Ituero Herrero (Investigador principal)
  • Amadeo de Gracia Herranz
  • Samuel López Asunción
  • Javier de Mena Pacheco
  • Miguel Villacañas Rebollo
  • Cristina Bermúdez Martín

Equipo UPC

  • Rosa Rodríguez Montañés (Investigador principal)
  • Antonio Rubio Solá (Investigador principal)
  • Salvador Manich Bou
  • Álvaro Gómez Pau
  • Elia Mateu Barriendos
  • Daniel Arumí Delgado
  • Ioanis Chatzipaschalis
  • Antonio Calomarde Palomino
  • Vahab Mabhoubi
  • Josep Rius Vázquez
  • Victor Manuel Suñe Socias

Publicaciones

Tesis doctoral
  1. Samuel López Asunción, FPGA-Based Acceleration for Emerging Neuromorphic Computing Paradigms. Sobresaliente cum laude. UPM. 24 de junio de 2024.
  2. Javier de Mena Pacheco, dirigida por M. López Vallejo. Design of Ultra-Low Power and Area Circuits for Cell-Size Microsystems. UPM. 31 de enero de 2025.
Artículos en revista
  1. López-Asunción, S. and Ituero, P. Enabling Efficient On-Edge Spiking Neural Network Acceleration with Highly Flexible FPGA Architectures. Electronics. 2024.
  2. Pistolesi, L., Ravelli, L., Glukhov, A., de Gracia Herranz, A., Lopez-Vallejo, M., Carissimi, M., … & Ielmini, D. (2024). Differential Phase Change Memory (PCM) Cell for Drift-Compensated In-Memory Computing. IEEE Transactions on Electron Devices. 2024.
  3. de Mena Pacheco, J., Carrillo, J. M., Palacios, T., & Lopez-Vallejo, M. (2024). A Highly Power-and Area-Efficient PMU for Cell-Size Autonomous Microsystems. IEEE Transactions on Circuits and Systems I: Regular Papers.
  4. Pacheco, J. D. M., Palacios, T., Hempel, M., & Vallejo, M. L. (2024). A Highly Linear Ultra-Low-Area-and-Power CMOS Voltage-Controlled Oscillator for Autonomous Microsystems. Micromachines, 15(10), 1193.
  5. López-Asunción, S., González-López, J., García-de-la-Cueva, C., Lopez-Vallejo, M., & Grajal, J. (2024). Design and Implementation of a Real-Time Low-Latency Automatic Modulation Classifier. IEEE Transactions on Instrumentation and Measurement.
  6. de Cabiedes, B. G., de Mena Pacheco, J., de Gracia Herranz, A., & Lopez-Vallejo, M. (2025). An ultra-low-power flip-flop with near-threshold robust operation and redundant-free internal clock transitions. IEEE Transactions on Circuits and Systems I: Regular Papers.
Artículos en conferencia
  1. Efficient on-chip cross-subject local field potential decoding for implantable neural interfaces. 2025 International Joint Conference on Neural Networks. Comunicación oral. Arnau Marin-Llobet, Victoria Clerico, Samuel Lopez-Asuncion, Arnau Manasanch, Irene Merino, Melody Torao-Angosto, Pablo Ituero, Maria V. Sanchez-Vives, Leonardo Dalla Porta.
  2. Cristina Bermúdez, Samuel López-Asunción, Pablo Ituero. Design Space Exploration of FPGA-Based Spiking Neural Networks for Angle of Arrival Detection. 2025. XL Conference on Design of Circuits and Integrated Systems (DCIS 2025). Comunicación oral.
  3. de Gracia Herranz, A., Gutierrez de Cabiedes, B., de Mena Pacheco, J. and Lopez-Vallejo, M. Ultra-Narrow Current Pulses Measurement Using a Cost-Effective Instrumentation System. XL Conference on Design of Circuits and Integrated Systems (DCIS 2025).
  4. Oliver Schrape, Anselm Breitenreiter, Li Lu, Marko Andjelkovic, Ernesto Pun-García, Marisa Lopez-Vallejo and Milos Krstic. Low Overhead Self-Correction in Radiation-Hardening-by-Design Triple Modular Redundancy Flip-Flops for Space Applications. 38th IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Oct. 2025, Barcelona, Spain.
  5. Iturbe, X., Camuñas-Mesa, L., Linares-Barranco, B., Serrano-Gotarredona, T., … Ituero, P., López-Vallejo, M., Rodríguez, R., Rubio, A., … & Gabarrón, A. (2024, July). Neuromorphic Technology Insights in Spain. In 2024 IEEE 24th International Conference on Nanotechnology (NANO) (pp. 1-11). IEEE.
  6. Pacheco, J. D. M., De Cabiedes, B. G., Herranz, A. D. G., & Lopez-Vallejo, M. (2024, November). A Lightweight Analog RFID Front-End for Interfacing Sensors. In 2024 39th Conference on Design of Circuits and Integrated Systems (DCIS) (pp. 1-6). IEEE.
  7. Schrape, O., Breitenreiter, A., Lu, L., Andjelković, M., Pun-Garcia, E., López-Vallejo, M., & Krstić, M. (2024, October). Radiation-Hardening-by-Design Triple Modular Redundancy Flip-Flop with Self-Correction. In 2024 IEEE Nordic Circuits and Systems Conference (NorCAS) (pp. 1-4). IEEE.
  8. de Gracia Herranz, A., & López-Vallejo, M. (2024, July). Applying the Time-Domain Paradigm to Interface Multilevel Phase Change Memory. In 2024 IEEE 24th International Conference on Nanotechnology (NANO) (pp. 405-408). IEEE.
  9. Pistolesi, L., Glukhov, A., de Gracia Herranz, A., Lopez-Vallejo, M., Carissimi, M., Pasotti, M., … & Ielmini, D. (2024, April). Drift compensation in multilevel PCM for in-memory computing accelerators. In 2024 IEEE International Reliability Physics Symposium (IRPS) (pp. 1-4). IEEE.
  10. de Gracia Herranz, A., López-Vallejo, M. (2024, July). Design Challenges on Interfacing Multilevel Memristive Cells. 1st Workshop on Memristors, Barcelona.
  11. de Gracia Herranz, A., Villacañas M. and López-Vallejo, M. (2024, July). The Commutative Problem in Vector Matrix Multiplication based on Memristive Crossbar Architectures. Second Workshop on Memristors, Barcelona (June 2025).