Ir al contenido
Laboratorio de Sistemas Integrados (LSI)

NEUROWARE (PGC2018-097339)

Hardware eficiente y robusto para computación inspirada en el cerebro (Neuroware)

Resumen

NEUROWARE aborda uno de los temas con mayor actividad en estos años y los próximos: el procesamiento de big data y, en particular, la computación eficiente inspirada en el cerebro. Muchas aplicaciones requieren que los algoritmos de aprendizaje profundo se ejecuten cerca de la fuente de información, lo que impone estrictas restricciones en memoria, coste computacional y consumo energético, además de adaptabilidad al entorno de origen. Sin embargo, existe una brecha creciente entre las necesidades de los algoritmos diseñados por científicos de datos y las capacidades del hardware disponible para albergarlos. Estas brechas de eficiencia y energía no se cierran solo con la reducción tecnológica impuesta por la ley de Moore; se necesitan nuevos paradigmas circuitales y arquitectónicos.

En NEUROWARE proponemos arquitecturas hardware para computación inspirada en el cerebro que contribuyan a aumentar la eficiencia de las soluciones actuales, ofreciendo mejor rendimiento y menor consumo energético. El reto es implementar inteligencia fiable en dispositivos y plataformas de borde de forma eficiente en rendimiento y potencia.

Los objetivos generales del proyecto abordan estos problemas a nivel de dispositivo, circuito y arquitectura. Neuroware planea explorar los límites arquitectónicos de los circuitos que implementan el elemento básico de procesamiento en redes neuronales profundas (DNN), la neurona artificial. En primer lugar propone implementaciones digitales a nivel de circuito y arquitectura orientadas a nuevos diseños para DNN. Además, dado que la fiabilidad es un aspecto clave en las tecnologías nanométricas actuales, también se estudiará la adaptabilidad del hardware de DNN frente a variaciones de proceso, temperatura, VDD, radiación y envejecimiento.

Un segundo objetivo de NEUROWARE es explorar circuitos y arquitecturas para el diseño robusto de computación inspirada en el cerebro basada en memristores. Existe un claro potencial de la ReRAM para implementaciones de DNN, porque permite implementar eficientemente las interconexiones y el cómputo en memoria para circuitos inspirados en el cerebro. Esto reduce la gestión de datos y mejora significativamente el rendimiento y el ahorro energético. Sin embargo, la inmadurez de la tecnología ReRAM hace que los diseñadores afronten problemas graves como la no uniformidad de los dispositivos, la inestabilidad de los niveles de conductancia, las corrientes de caminos parásitos y la resistencia de las interconexiones. Esto afecta directamente a la fiabilidad de la implementación y tiene un impacto importante en el tamaño de la matriz y el rendimiento del sistema.

Un último objetivo de NEUROWARE es el diseño de hardware configurable para la implementación de DNNs. Esta configurabilidad se estudiará tanto para el diseño de neuronas artificiales digitales como para arquitecturas memristivas. Por último, el proyecto propone combinar circuiterías memristivas digitales y analógicas para conformar arquitecturas mixtas eficientes.

Investigadores

  • María Luisa López-Vallejo (Investigador principal)
  • Pablo Ituero Herrero (Investigador principal)
  • Carlos A. López Barrio
  • Andrés Rodríguez
  • Mario Garrido Gálvez
  • Amadeo de Gracia Herranz
  • Samuel López Asunción
  • Asghar Bahramali
  • Javier de Mena Pacheco

Publicaciones

Tesis de máster
  1. Miguel Molina, “Design and Implementation of a Configurable Multilayer Perceptron (MLP) in FPGA”, July 2020.
  2. Amadeo de Gracia Herranz, “Design of a Multi-Level Driver for Memristors to be Used in Neuromorphic Applications”, Jan 2019.
Artículos en revista
  1. “Time-domain writing architecture for multilevel RRAM cells resilient to temperature and process variations”. A. de Gracia Herranz, M Lopez-Vallejo. Integration the VLSI Journal 75, 141-149. 2020.
  2. “A Survey of Analog-to-Digital Converters for Operation under Radiation Environments”. E Pun-García, M López-Vallejo. Electronics 9 (10), 1694. 2020.
  3. “Opportunities and Challenges of Ambient Radio-Frequency Energy Harvesting”. X. Zhang, J. Grajal, M. López-Vallejo, E McVay, T. Palacios, Joule 4 (6), 1148-1152, 2020.
  4. “A 900 μm2 BiCMOS Temperature Sensor for Dynamic Thermal Management”. Hernán Aparicio; Pablo Ituero. Sensors July 2020, 20(13), 3725.
  5. “A low power RFID based energy harvesting temperature resilient CMOS-only reference voltage” A. Bahramali, M Lopez-Vallejo, Integration the VLSI Journal 67, 155-161, 2019.
Artículos en conferencia
  1. “Temperature-Aware Writing Architecture for Multilevel Memristive Cells”, A. de Gracia and M. Lopez-Vallejo. International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS), Rhodes, Greece, July 2019. July 2019.
  2. “Time-Domain Coding for Resource-Efficient Deep Neural Networks”. Sergio Ávalos; Pablo Ituero. Conference on Design of Circuits and Integrated Systems 2019 (DCIS 2019). November 20-22. Bilbao, Spain.
  3. “A 365mV, 13nW CMOS-only energy harvested reference voltage in 40nm technology”. A Bahramali, M Lopez-Vallejo, CL Barrio, 2019 XXXIV Conference on Design of Circuits and Integrated Systems (DCIS), Nov. 2019.
  4. “An Ultra-Parallel Architecture for FPGA-Based Deep Neural Network Inference”. Sergio Ávalos; Pablo Ituero. Conference on Design of Circuits and Integrated Systems 2020 (DCIS 2020). November 20-22. Online.
  5. “STDP Design Trade-offs for FPGA-Based Spiking Neural Networks”. Rafael Medina Morillas; Pablo Ituero. Conference on Design of Circuits and Integrated Systems 2020 (DCIS 2020). November 20-22. Online.
  6. “Algorithm-Architecture Optimization for Linear and Quadratic Regression on Reconfigurable Platforms”. S López Asunción, M Lopez-Vallejo, J Grajal. 2020 XXXV Conference on Design of Circuits and Integrated Systems (DCIS), Nov. 2020.
  7. “An ultra-low power deep sub-micron fast start-up circuit with added line regulation”. A Bahramali, M Lopez-Vallejo, C. López Barrio 2020 XXXV Conference on Design of Circuits and Integrated Systems (DCIS), 1-5, 2020.
  8. “A 65nm ultra low-power, -area and –frequency CMOS voltage-controlled oscillator”. J. de Mena Pacheco, M Lopez-Vallejo, M. Hempel y T. Palacios 2020 XXXV Conference on Design of Circuits and Integrated Systems (DCIS), 2020.