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Laboratorio de Sistemas Integrados (LSI)

TOLERA2 (TEC2015-65902)

Variability in Nanometric Technologies: Tolerance, Reliability and Benefits

(Variabilidad en Tecnologías Nanométricas: Tolerancia, Fiabilidad y Aprovechamiento)

Resumen

Los circuitos de las tecnologías nanométricas actuales sufren una gran variabilidad tanto estática (variaciones de proceso) como dinámica (temperatura, voltaje y envejecimiento). Los diseñadores pueden aumentar la fiabilidad de estos circuitos implementando mecanismos específicos para tratar esta variabilidad. En este proyecto proponemos primero diseñar e implementar sensores robustos que formen parte de redes de monitorización de variabilidad. Un objetivo clave es que los sensores sean tolerantes al envejecimiento y a la radiación, porque ambas variables afectan significativamente al rendimiento de los circuitos nanométricos, incluso a nivel del suelo.

Como soporte de validación previa a la fabricación, desarrollaremos un framework de simulación complejo que pueda abordar de forma sistemática y eficiente las tres dimensiones tratadas en el proyecto: variabilidad, envejecimiento y radiación.

También puede verse un lado positivo de la variabilidad. Hay sistemas que requieren cierta aleatoriedad que puede encontrarse en la variabilidad que sufre el circuito. Esto suele ocurrir en sistemas de autenticación o seguridad. Otro objetivo del proyecto es diseñar dos primitivas básicas en sistemas de seguridad: PUF (Physically Unclonable Functions) y RNGs (Random Number Generators) basadas en sensores de variabilidad.

Por último, exploraremos el uso potencial de dispositivos emergentes aprovechando la experiencia del grupo en modelado y simulación de memristores. Damos un paso más y proponemos el uso de este tipo de dispositivos emergentes para implementar un sensor de variabilidad.

Investigadores

  • María Luisa López-Vallejo (Investigador principal)
  • Carlos A. López Barrio
  • Pablo Ituero Herrero
  • Fernando García Redondo
  • Javier Agustín Sáenz

Publicaciones

Tesis doctoral

Fernando García Redondo, “Resistive RAM: Simulation and Modeling for Reliable Design”, June 2017.

Artículos en revista
  1. “Self-controlled multilevel writing architecture for fast training in neuromorphic RRAM applications”, F. García-Redondo, M. López-Vallejo. Nanotechnology 29 (40), Jul. 2018.
  2. “Auto-Erasable RRAM Architecture Secured Against Physical and Firmware Attacks”, F. García-Redondo, M. López-Vallejo, in IEEE Trans. on Circuits and Systems I: Regular Papers, vol. 65, no. 5, May 2018. doi: 10.1109/TCSI.2017.2755123.
  3. “On the Design and Analysis of Reliable RRAM-CMOS Hybrid Circuits”, F. García-Redondo and M. López-Vallejo, IEEE Transactions on Nanotechnology, vol. 16, no. 3, pp. 514-522, July 2017. doi: 10.1109/TNANO.2017.2697311.
  4. “Reconfigurable Writing Architecture for Reliable RRAM Operation in Wide Temperature Ranges”, F. García-Redondo, P. Royer, M. López-Vallejo, H. Aparicio, P. Ituero and C. A. López-Barrio, in IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 25, no. 4, April 2017. Impact Factor (2014): 1.245. doi: 10.1109/TVLSI.2016.2634083.
  5. “A 4096-Point Radix-4 Memory-Based FFT Using DSP Slices”, M. Garrido, M. A. Sánchez, M. L. López-Vallejo and J. Grajal, in IEEE Trans. on Very Large Scale Integration (VLSI) Systems, vol. 25, no. 1, pp. 375-379, Jan. 2017. Impact Factor (2014): 1.245. doi: 10.1109/TVLSI.2016.2567784.
  6. “SPICE Compact Modeling of Bipolar/Unipolar Memristor Switching Governed by Electrical Thresholds”, F. García-Redondo, R. P. Gowers, A. Crespo-Yepes, M. López-Vallejo and L. Jiang, in IEEE Trans. on Circuits and Systems I: Regular Papers, vol. 63, no. 8, pp. 1255-1264, Aug. 2016. doi: 10.1109/TCSI.2016.2564703.
  7. “A performance study of CUDA UVM vs. manual optimizations in a real-world setup: Application to a Monte Carlo wave-particle event-based interaction mode”, J. M. Nadal-Serrano and M. Lopez-Vallejo, IEEE Transactions on Parallel and Distributed Systems, vol. 27, no. 6, June 2016.
Artículos en conferencia
  1. “Time-Domain Coding for Resource-Efficient Deep Neural Networks”, S. Avalos-Legaz, P. Ituero. Conference on Design of Circuits and Integrated Systems (DCIS), Nov. 2019.
  2. “A 365mV, 13nW CMOS-only energy harvested reference voltage for RFID applications in 40nm technology”, A. Bahramali, M. Lopez-Vallejo, C. A. Lopez-Barrio, Conference on Design of Circuits and Integrated Systems (DCIS), Nov. 2019.
  3. “Temperature-aware writing architecture for multilevel memristive cells”, A. de Gracia Herranz, M. Lopez-Vallejo. International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS), Rhodes, Greece, July 2019.
  4. “Performance-oriented Implementation of Hilbert Filters on FPGAs”, D. Fortún, C. G. de la Cueva, J. Grajal, M. López-Vallejo, C. A. Lopez-Barrio, Conference on Design of Circuits and Integrated Systems (DCIS), Nov. 2018.
  5. “A Temperature Variation Tolerant CMOS-Only Voltage Reference for RFID Applications”, A. Bahramali and M. Lopez-Vallejo, International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS), pp. 62-67, July 2018.
  6. “A 40nm Critical Path Monitor for the Detection of Setup and Hold Time Violations”, H. Aparicio and P. Ituero, International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS), pp. 13-18, July 2018.
  7. “Advanced integration of variability and degradation in RRAM SPICE compact models”, F. García-Redondo; M. López-Vallejo; C. A. López-Barrio, International Conference on Synthesis, Modeling, Analysis and Simulation Methods and Applications to Circuit Design (SMACD), Italy, June 2017.
  8. “CAS-T Lecture: Reconfigurable Writing Architecture for Reliable RRAM Operation in Wide Temperature Ranges”, F. García-Redondo, P. Royer, M. López-Vallejo, H. Aparicio, P. Ituero and C. A. López-Barrio, IEEE international Symposium on Circuits and Systems (ISCAS), Baltimore, MD (USA), May 28-31 2017.
  9. “CAS-T Lecture: SPICE Compact Modeling of Bipolar/Unipolar Memristor Switching Governed by Electrical Thresholds”, F. García-Redondo, R. P. Gowers, A. Crespo-Yepes, M. López-Vallejo and Liudi Jiang, IEEE International Symposium on Circuits and Systems (ISCAS), Baltimore, MD (USA), May 28-31 2017.
  10. “Characterization of analog modules: Reliability analyses of radiation, temperature and variations effects”, F. García-Redondo, H. Aparicio, M. López-Vallejo, P. Ituero and C. López-Barrio, Conference on Design of Circuits and Integrated Systems (DCIS), pp. 1-5, Granada, Nov. 2016.
  11. “Reliable design methodology: The combined effect of radiation, variability and temperature”, F. García-Redondo, M. López-Vallejo, H. Aparicio and P. Ituero, International Conference on Synthesis, Modeling, Analysis and Simulation Methods and Applications to Circuit Design (SMACD), pp. 1-4, Lisbon, 2016.
  12. “Taxonomy of power supply monitors and integration challenges”, P. Ituero, M. Lopez-Vallejo, H. Aparicio and F. Garcia-Redondo, International Mixed-Signal Testing Workshop (IMSTW), pp. 1-6, Sant Feliu de Guixols, 2016.
  13. “Calibration-free 1052 um2 power supply monitor”, H. Aparicio, P. Ituero and M. López-Vallejo, Conference on Ph.D. Research in Microelectronics and Electronics (PRIME), pp. 1-4, Lisbon, 2016.
  14. “A temperature-independent PUF with a configurable duty cycle of CMOS ring oscillators”, J. Agustin and M. L. Lopez-Vallejo, IEEE International Symposium on Circuits and Systems (ISCAS), pp. 2471-2474, Montreal, QC, 2016.