Herramientas para el Diseño Electrónico (DASE-2 / 2015-16) **No se ofrece**
Esta asignatura tiene como objetivo formar al estudiante en el uso de las herramientas CAD para diseño de circuitos integrados digitales, con especial atención a las fases de síntesis, simulación, diseño físico y verificación. Sobre cada tema se realizarán una serie de prácticas de laboratorio con las herramientas y metodologías profesionales que se utilizan en la industria electrónica basándose en el flujo de trabajo de células estándar.
Objetivos concretos:
- El alumno entenderá y evaluará los métodos generales de optimización combinatoria que emplean las herramientas CAD.
- El alumno estará familiarizado con los parámetros que describen una biblioteca de células estándar.
- El alumno entenderá los algoritmos involucrados en la síntesis lógica y equivalencia tecnológica de circuitos combinacionales y secuenciales, así como la síntesis de alto nivel. El alumno será capaz de sintetizar un circuito descrito en lenguaje VHDL empleando la herramienta “Synopsys Design Compiler” y caracterizar el circuito sintetizado. El alumno se familiarizará con los tipos de ficheros proporcionados por los fabricantes de células estándar para la síntesis.
- El alumno entenderá los algoritmos involucrados en los distintos tipos de simulación de circuitos electrónicos. El alumno será capaz de realizar simulaciones pre-síntesis, post-síntesis y post-place&route empleando la herramienta “Modelsim”. El alumno se familiarizará con los tipos de modelos de retardo proporcionados por los fabricantes de células estándar para la síntesis.
- El alumno entenderá los algoritmos involucrados en la fase de diseño físico VLSI: floorplanning, colocación, rutado y rutados especiales. El alumno será capaz de realizar el diseño físico de un circuito sintetizado empleando la herramienta “Cadence SOC Encounter”, realizar su verificación física y eléctrica y su caracterización. El alumno se familiarizará con los tipos de ficheros proporcionados por los fabricantes de células estándar para el diseño físico.
- El alumno entenderá las técnicas más empleadas para la verificación de circuitos digitales. El alumno se familiarizará con SystemVerilog y las metodologías de verificación orientadas según UVM 1.1. El alumno será capaz de verificar un circuito descrito en VHDL siguiendo las pautas descritas por UVM 1.1.
La asignatura consta de clases teóricas y una serie de prácticas asociadas que se desarrollarán en parejas en el laboratorio del edificio B (B-043). A cada pareja se le asignará un turno a elegir entre mañana o tarde. Cada turno será de tres horas.
Temario:
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1. Introducción (0.5 ECTS). Metodologías de diseño. Bibliotecas de células estándar. Métodos para optimización combinatoria de propósito general.
- Laboratorio: Análisis de una librería de células estándar.
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2. Síntesis (0.75 ECTS). Optimización y síntesis de lógica combinacional. Optimización de lógica de dos niveles. Optimización de lógica multi-nivel. Diseño de lógica secuencial: Síntesis de FSM. Síntesis de alto nivel. Tareas de planificación y asignación. Algoritmos en herramientas CAD. Síntesis en FPGAs.
- Laboratorio: Síntesis y caracterización con Synopsys.
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3. Simulación (0.75 ECTS). Tipos de simulación. Modelos de células. Modelos de retardo. Verificación formal. Análisis de tiempo estático. Simulación a nivel de transistor.
- Laboratorio: Simulación con Modelsim.
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4. Diseño Físico (1 ECTS). Partición. Colocación de objetos en 0-d. Colocación de objetos en 1-d. Colocación de objetos en 2-d. Conexionado global. Conexionado de canal. Conexionado detallado. Conexionado de reloj y alimentación.
- Laboratorio: Diseño físico con Cadence SoC Encounter.
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5. Verificación (1 ECTS). Introducción a la verificación. Verificación a nivel sistema. Cobertura funcional. Declaraciones (assertions). Introducción a SystemVerilog. UVM 1.1.
- Laboratorio: Verificación a nivel sistema con SystemVerilog siguiendo las pautas de UVM 1.1
Metodología docente
La asignatura está planteada como una mezcla de clases magistrales, que dan una visión teórica sobre los algoritmos y metodologías, más unas sesiones de laboratorio donde se ponen en práctica los conceptos aprendidos. Al final de las prácticas los alumnos entregarán una memoria como justificación del trabajo realizado y de los resultados obtenidos. Para cada tema, el profesor seleccionará las prácticas de dos equipos de trabajo que tendrán que realizar una presentación con los resultados obtenidos y participar en un debate sobre sus decisiones de diseño.
Parcial tipo test de los temas 1, 2 y 3. 25%
Parcial tipo test de los temas 4 y 5. 25%
Calidad técnica de las prácticas. 40%
Participación en clase y aptitudes técnicas demostradas en las sesiones de laboratorio. 10%
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