Esta asignatura tiene como objetivo formar al estudiante en el uso de las herramientas CAD para diseño de circuitos integrados digitales, con especial atención a las fases de síntesis, simulación, diseño físico y verificación. Sobre cada tema se realizarán una serie de prácticas de laboratorio con las herramientas y metodologías profesionales que se utilizan en la industria electrónica basándose en el flujo de trabajo de células estándar.

Objetivos concretos:

• El alumno entenderá y evaluará los métodos generales de optimización combinatoria que emplean las herramientas CAD.
• El alumno estará familiarizado con los parámetros que describen una biblioteca de células estándar.
• El alumno entenderá los algoritmos involucrados en la síntesis lógica y equivalencia tecnológica de circuitos combinacionales y secuenciales, así como la síntesis de alto nivel. El alumno será capaz de sintetizar un circuito descrito en lenguaje VHDL empleando la herramienta “Synopsys Design Compiler” y caracterizar el circuito sintetizado. El alumno se familiarizará con los tipos de ficheros proporcionados por los fabricantes de células estándar para la síntesis.
• El alumno entenderá los algoritmos involucrados en los distintos tipos de simulación de circuitos electrónicos. El alumno será capaz de realizar simulaciones pre-síntesis, post-síntesis y post-place&route empleando la herramienta “Modelsim”. El alumno se familiarizará con los tipos de modelos de retardo proporcionados por los fabricantes de células estándar para la síntesis.
• El alumno entenderá los algoritmos involucrados en la fase de diseño físico VLSI: floorplanning, colocación, rutado y rutados especiales. El alumno será capaz de realizar el diseño físico de un circuito sintetizado empleando la herramienta “Cadence SOC Encounter”, realizar su verificación física y eléctrica y su caracterización. El alumno se familiarizará con los tipos de ficheros proporcionados por los fabricantes de células estándar para el diseño físico.
• El alumno entenderá las técnicas más empleadas para la verificación de circuitos digitales. El alumno se familiarizará con SystemVerilog y las metodologías de verificación orientadas según UVM 1.1. El alumno será capaz de verificar un circuito descrito en VHDL siguiendo las pautas descritas por UVM 1.1.